DDR的关键技术解析

关键技术之一：差分时钟

         差分时钟是DDR的一个非常重要的设计，是对触发时钟进行校准，主要原因是DDR数据的双沿采样。由于数据是在时钟的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这对CK的上下沿间距有了精确的控制的要求。翊杰小编继续往下讲。

        一般说来，因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用，因为，CK上升沿快下降沿慢，CK#则是上升沿慢下降沿快。也是，与CK反相的CK#保证了触发时机的准确性。

关键技术之二：数据选取脉冲（DQS）

        DQS是DDR SDRAM中的另一项关键技术，它的功能是用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由芯片发来的DQS信号，读取时，则由内存生成DQS向芯片发送。因此可以认为DQS就是数据的同步信号。

        我们知道DDR之前的SDR是使用clock来同步的，因此理论上，DQ的读写时序完全可以由clock来同步。但是，由于速度提高之后，可用的时序余量越来越小，而引入DQS是为了降低系统设计的难度和可靠性，也就是可以不用考虑DQ和clock之间的直接关系，只用分组考虑DQ和DQS之间的关系，很容易同组同层处理。

         DQ和DQS只是组成了源同步时序的传输关系，可以保证数据在接收端被正确的所存，但是IC工作时，内部真正的同步时钟是clock而不是DQS，数据要在IC内部传输存储同样需要和clock(内部时钟比外部时钟慢)去同步，所以就要求所有的DQ信号还是同步的，而且和clock保持一定的关系，所以就要控制DQS和clock之间的延时了。

         在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿，但数据的接收触发仍为DQS的上/下沿。还有其他芯片分享文章《NuMicro M480 系列微控制器》《教你简单识别假芯片的方法》